SoIC（System on Integrated Chips）
台积电 的 3D 先进封装技术，把多颗 die 垂直堆叠 在一起。是 CoWoS 的下一代演进，将应用于下一代 AI 芯片（如 NVIDIA Rubin 等）。与 CoWoS 不同：CoWoS 是 2.5D（侧并），SoIC 是 3D（垂直叠）。
是什么
SoIC = System on Integrated Chips。台积电 推出的 晶圆级 3D 封装 技术。通过 TSV（硅通孔）和混合键合（hybrid bonding），把多颗 die 像三明治一样垂直堆叠，互联密度和带宽远超 2.5D 方案，并显著缩短信号路径。
与 CoWoS 的区别
| 维度 | CoWoS | SoIC |
|---|---|---|
| 维度 | 2.5D（die 在硅中介层上并排） | 3D（die 垂直堆叠） |
| 互联方式 | 通过硅中介层走线 | TSV + 混合键合直连 |
| 互联密度 | 高 | 极高（更短路径） |
| 应用 | H100 / B200 / MI300X 等 | 下一代 AI 芯片（Rubin 等） |
| 量产时间 | 2016 起持续演进 | 2024-2026 起放量 |
CoWoS 是当代 AI 芯片产能瓶颈，SoIC 是接班人 — 但产能爬坡仍需时间。
为什么关键
- 下一代 AI 芯片必备 — 单 die 面积受限，2.5D 互联密度终将触顶，3D 堆叠是唯一可持续路径
- Rubin 等下一代 NVIDIA 架构 — 计划采用 SoIC 进一步提升 GPU + HBM 集成度
- 进一步加固 台积电 护城河 — SoIC 工艺壁垒高，3D 堆叠 / 混合键合 know-how 远超 CoWoS
- 与 Chiplet 设计方法学配合 — SoIC 提供物理载体，让 Chiplet 设计能实现更激进的 die 划分
- HBM 的演进底座 — HBM4 等下一代高带宽内存堆叠方案与 SoIC 工艺深度耦合
关联
- ∈ belongs_to::2-01-核心逻辑芯片
- ↑ up::台积电（独家工艺）
- ↓ down::NVIDIA / AMD（下一代芯片用户）
- 与 CoWoS 是"代际接班"关系
- 是 Chiplet 设计的封装载体之一