HDL（Hardware Description Language，硬件描述语言）
用文本代码"描述硬件电路"的编程语言 — FPGA 与 ASIC 设计的底层通用语言，Verilog / VHDL / SystemVerilog 三大方言主导全球硬件设计 30+ 年。
定义
HDL 是一类用来描述数字电路结构与行为的形式化语言，工程师用 HDL 编写"硬件意图"（什么信号在什么时钟周期做什么操作），然后通过 EDA 工具的综合（synthesis）→ 布局布线（place & route）→ 比特流生成（bitstream） 流程，最终烧录到 FPGA 或制造为 ASIC。
与软件编程语言不同，HDL 描述的是并行执行的硬件，所有 always / process 块在物理上同时运转。这意味着 HDL 工程师需要思考时序、时钟域、亚稳态、扇出等硬件物理问题，学习曲线远陡于 C/C++。
三大主流 HDL：
- Verilog（1984，Gateway Design Automation 发明）— 语法类似 C，全球使用最广，是 FPGA/ASIC 行业事实标准
- VHDL（1987，美国国防部 VHSIC 项目）— 语法类似 Ada，类型严格，在欧洲和国防 / 航天领域占优
- SystemVerilog（2005）— Verilog 超集，增加面向对象、断言、验证语言特性，已成为现代 ASIC 验证主流
技术细节
- 抽象层级：寄存器传输级（RTL）为主流抽象，下到门级（Gate Level）、上到行为级（Behavioral）
- 综合工具：Vivado（AMD/Xilinx）、Quartus Prime（Intel Altera）、Synopsys Design Compiler（ASIC）
- 仿真工具：Synopsys VCS、Cadence Xcelium、Mentor Questa、开源 Verilator / Icarus Verilog
- 典型设计规模：小型项目 1k-10k 行 HDL；大型 SoC 设计可达百万行
- 国产替代：华大九天、概伦电子等正在攻关国产综合 / 仿真工具，性能与国际工具差距 20-30%
主要玩家
- EDA 工具厂：Synopsys / Cadence / Siemens EDA — 提供 HDL 综合、仿真、验证全套工具
- FPGA 厂自带工具链：Vivado（AMD）、Quartus Prime（Intel Altera）、Tang Dynasty（安路科技）、PGAIMaster（紫光国微）
- 标准化组织：IEEE — Verilog (IEEE 1364)、VHDL (IEEE 1076)、SystemVerilog (IEEE 1800) 三大标准均归 IEEE 维护
在 AI 产业链中的角色
HDL 是把 AI 算法"落到硬件"的核心桥梁。无论是 NVIDIA 设计 H100 GPU、还是 AMD Versal AI Engine、还是国产 寒武纪 思元 ASIC，最底层都是用 SystemVerilog/Verilog 编写。FPGA 的灵活性意味着 HDL 工程师可以直接为某个具体 AI 模型（如 ResNet、BERT）定制流水线，相比 GPU 通用计算可获得 5-10 倍能效优势。
HDL 开发门槛高，导致 FPGA 在 AI 圈普及不及 GPU — 这也是 HLS(C/C++ → 比特流) 和 AI Engine（图形化数据流编程）出现的根本原因：降低 AI 工程师使用 FPGA 的硬件门槛。
演进历史
- 1984 — Verilog 由 Phil Moorby 在 Gateway Design Automation 发明
- 1987 — VHDL 由美国国防部 VHSIC 项目标准化（IEEE 1076）
- 1995 — Verilog 标准化（IEEE 1364）
- 2005 — SystemVerilog 标准化（IEEE 1800），融合验证语言特性
- 2010s — HLS（C/C++）开始与 HDL 并行使用
- 2020s — AI 辅助 HDL 生成工具兴起（如 GitHub Copilot for Verilog）
相关概念
- FPGA — HDL 主要面向的目标硬件之一
- HLS — HDL 的"高层次"替代方案
- Vivado / Quartus Prime — FPGA 综合工具
- LUT — HDL 综合后最终映射到的物理单元
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