HLS（High-Level Synthesis，高层次综合）
用 C/C++ 描述算法，由 EDA 工具自动综合为可烧录到 FPGA 的比特流 — 降低 FPGA 开发门槛的关键技术，让软件工程师不写 HDL 也能用 FPGA。
定义
HLS 是一种 EDA 技术，把用 C / C++ / SystemC 编写的高层算法描述（带循环、分支、指针的串行程序）通过编译器自动转换为 RTL 级（寄存器传输级）的 HDL 代码（Verilog/VHDL），再走标准综合 / 布局布线流程生成 FPGA 比特流。
HLS 解决的核心问题是：让没有硬件设计背景的 AI / 算法工程师可以直接用 FPGA 加速自己的算法。传统 HDL 开发需要思考时序、流水线、并行度等硬件细节，HLS 把这些交给工具，开发者只需关心算法本身 + 几个 pragma 指令（提示循环展开、流水线深度、内存映射方式等）。
HLS 是 FPGA 在 AI 推理市场对抗 GPU 的关键武器之一 — AMD Vitis AI 框架支持把 TensorFlow / PyTorch 模型经由 HLS 编译为 FPGA 比特流，实现"AI 模型一键部署到 FPGA"。
技术细节
- 输入语言：C / C++ / SystemC，部分工具支持 OpenCL、SYCL
- 核心指令（pragma）：
#pragma HLS PIPELINE（流水线）、#pragma HLS UNROLL（循环展开）、#pragma HLS ARRAY_PARTITION（数组分区到 BRAM）、#pragma HLS DATAFLOW（数据流并行） - 典型加速比：相对纯软件 CPU 实现，HLS 综合的 FPGA 加速器可获得 10-100 倍吞吐 + 5-10 倍能效
- 效率劣势：相比手写优化的 HDL，HLS 综合的电路面积通常多 20-50%、时序裕量更紧
- 典型场景：CNN 推理流水线、视频转码、金融高频交易、基因测序
主要玩家
- AMD / Xilinx — Vitis HLS（前身 Vivado HLS），是 HLS 工具事实标准
- Intel Altera — Intel HLS Compiler（前身 Altera SDK for OpenCL），oneAPI 框架原生支持
- Siemens EDA / Mentor — Catapult HLS，主打 ASIC HLS 市场
- 学术开源 — LegUp（已被 Microchip 收购）、Bambu、Xilinx Vitis 开源部分
- 国产 — 安路科技 Tang Dynasty / 紫光国微 PGAIMaster 包含初级 HLS 功能，与商业工具仍有 1-2 代差距
在 AI 产业链中的角色
HLS 是 Vitis AI / AI Engine / DPU 等 FPGA AI 工具链的底层引擎。AI 工程师在 PyTorch 中训练好模型 → 经过量化（INT8 / FP16）→ 用 Vitis AI 编译器转换为中间表示 → HLS 综合为 FPGA 比特流 → 烧录到 AMD Versal 或 Alveo 卡上。
整个链路把"算法开发"和"硬件实现"解耦，是 FPGA 试图复制 CUDA 生态成功路径的关键 — 虽然 HLS 工具链还远未达到 CUDA 的成熟度与易用性，但已经把 FPGA 开发周期从"以年计"压缩到"以月计"。
演进历史
- 1990s — 学术界开始研究 C-to-RTL 编译技术（Stanford SPARK、Berkeley SUIF）
- 2005 — Mentor 推出 Catapult C，HLS 商业化起步
- 2011 — Xilinx 收购 AutoESL，孵化为 Vivado HLS
- 2019 — Vivado HLS 升级为 Vitis HLS，融入 Vitis 统一软件平台
- 2020s — HLS 与 AI 工具链深度集成，Vitis AI / Intel oneAPI 把 HLS 隐藏在 AI 模型部署流程之下
相关概念
- FPGA — HLS 主要目标硬件
- HDL — HLS 的"低层次"对应物，HLS 综合后产出的就是 HDL 代码
- Vitis AI — 基于 HLS 的 AI 模型部署框架
- Vivado / Quartus Prime — 集成 HLS 的 FPGA 开发套件
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