把光模块搬进芯片封装：
大摩拆 CPO 共封装光学供应链与 GlassBridge 之战
市场谈 AI 网络，先想到的是铜缆、光模块、交换机 ASIC。但当机架功率冲上 200kW、互连速率奔 1.6T / 3.2T，铜连接的距离与功耗都到头了——于是有了 CPO：把光引擎（光电转换）从服务器面板上那颗可插拔光模块里拿出来，直接共封装在交换机 ASIC 或 GPU 旁边，缩短电走线、砍掉功耗与延迟。大摩这篇报告不谈概念，而是沿供应链把 CPO 拆成四个可下注的环节：① 光纤怎么接到芯片（FAU vs 康宁 GlassBridge 之争）、② 光子芯片在哪造（台积电 COUPE 平台的 PIC 产能）、③ 怎么测（CPO 五道插入测试与良率瓶颈）、④ 谁受益（上詮 FOCI、万润 AllRing 两家台厂「卖铲人」）。一句话主线：CPO 是确定的方向、量产是缓慢的过程，而预期低正是布局窗口。
为什么是 CPO：铜到头了，光要贴着芯片走
Scale-out 网络 >90Tbps、Scale-up 计算 >8.4Tbps 光互连，都逼着光学往封装里挪
AI 集群有两张网要喂饱：把成百上千颗加速器横向连成一张大网的 scale-out 网络（交换机侧），和把一个机架内几十颗 GPU 纵向捆成「一台超级 GPU」的 scale-up 计算（NVLink 域）。两张网的带宽都在指数级往上冲——交换机 ASIC 要挂 90Tbps 以上的光、GPU 要挂 8.4Tbps 以上的光。传统做法是把光电转换塞进服务器面板上的可插拔光模块，但那意味着高速电信号要在 PCB 上走很长一段，功耗和信号完整性都撑不住。
CPO 把光引擎（激光 + 调制 + 探测的光电转换单元）从面板搬到紧贴交换/GPU 芯片的封装基板上。台积电的 COUPE 路线图给出一组量级：从 2025 年可插拔（QSFP）的 1.6Tbps 光引擎，到 2026 年基板上的 6.4Tbps CPO 交换机（功耗降到 <0.5×、延迟 <0.1×），再到探索中的 12.8Tbps CPO XPU（interposer 上，功耗 <0.1×、延迟 <0.05×）。省下的是功耗、延迟与面板空间——在动辄百万瓦的 AI 数据中心里，这三样都是硬约束。
但把光「贴着芯片走」不是免费的——它把三个此前分散在模块厂、连接器厂、代工厂的难题，一次压进了同一块封装：光纤怎么低损耗地接到光子芯片边缘（FAU / GlassBridge）、光子芯片本身在哪高良率地造（台积电 PIC 产能）、封好之后怎么在晶圆/模块级测出坏点（插入测试）。下面三节，正是沿这三道难题往下拆。
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