ISSCC 2026 全景综述
过去几年我们已详尽报道过 IEDM 与 VLSI，本篇终于补齐"三位一体"的最后一块——ISSCC 2026 综述。往年 ISSCC 的发现对产业影响时好时坏，今年不同：相当多论文与演讲直接对应市场趋势。下面以内存 / 光网络 / 高速互连 / 处理器四大分类组织，并附"其他亮点"。
四大分类 · 论文逐一拆解
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今年最抓眼球的主题是内存：三星 HBM4、三星与 SK 海力士的 LPDDR6、SK 海力士的 GDDR7。除 DRAM 外，逻辑型 SRAM 与 MRAM 也颇有看点。
三星 HBM4：核 die 与 base die 工艺分离
三星是三大内存厂中唯一就 HBM4 提交技术论文的厂商。它展示了 36GB、12-high 堆叠、2048 个 IO 引脚、3.3 TB/s 带宽，由第六代 10nm 级（1c）DRAM 核 die 搭配 SF4 逻辑 base die 构成。
HBM3E→HBM4 最明显的架构变化，是核 DRAM die 与 base die 的工艺分离：核 die 仍用 DRAM 工艺，而 base die 改用先进逻辑节点（以往两者同工艺）。逻辑 base die 带来更高晶体管密度、更小器件尺寸与更厚金属栈，使 VDDQ 工作电压从 HBM3E 的 1.1V 降到 0.75V（−32%）。
关键创新还包括：ABB 自适应体偏置缓解堆叠核 die 间的工艺偏差，配合 4× 提升的 TSV 数量改善时序裕量，使引脚速度可达 13 Gb/s；逐通道 TSV RDQS 时序自校准独力把数据率从 7.8 提升到 9.4 Gb/s（用复制 RDQS 路径 + TDC 量化偏差，再用 DCDL 补偿，以满足 tCCDR 约束）；逻辑 base die 还使能 PMBIST 可编程自测，可在任意时钟沿、全接口速度下发出完整 JEDEC 命令集，大幅提升测试覆盖与良率学习。
"哪来这么多 die 面积容纳激增的 TSV？"——答案在 1c 节点：相比 1a，它进一步缩小 DRAM cell 面积，腾出空间集成 HBM4 所需的更多 TSV。三星 HBM4 在 sub-1V 核电压下可达 11 Gb/s，高压下达 13 Gb/s，显著超越 JEDEC HBM4 标准（JESD270-4）规定的 6.4 Gb/s / 引脚与约 2 TB/s——达 2 倍以上引脚速度。
SF4 逻辑 base die 成本高于对手方案（即便三星代工内部可打折）；1c 前道良率 2025 年仅约 50%（三星跳过 1b、由 1a 直接上 1c），拉低 HBM4 利润率。对比之下，SK 海力士 base die 用台积电 N12、美光用自家 CMOS，都更便宜。三星策略是激进采用更先进 base die 节点换取性能领先，尤其面对 NVIDIA 等大客户日益严苛的 HBM 要求。
三星 LPDDR6：双子通道 + wide NRZ
LPDDR6 采用每 die 2 个 子通道架构（各 16 bank），并设 normal / efficiency 双模——efficiency 模式下关闭次子通道，由主子通道统管全部 32 bank（访问次子通道有延迟惩罚）。双子通道意味着外围电路翻倍（命令解码、序列化、控制），代价约占总 die 面积 5%。
与用 PAM3 的 GDDR7 不同，LPDDR6 继续用 NRZ，但用 wide NRZ：每子通道 12 个 DQ 引脚、突发长度 24。12×24=288 不是 2 的幂，余下 32 bit 拆为 16 bit 元数据（含 ECC）+ 16 bit DBI。DBI 在超过半数 bit 翻转时整体取反并置标志位，把同时翻转输出限制在总线宽度一半，降低功耗与供电噪声。
通过精心分配 VDD2C（0.875V）与 VDD2D（1.0V）两个恒压域、并用 RDL 把相关电路就近布局缩短关键延迟路径，三星把读功耗降 27%、写功耗降 22%，并重点优化了 ≤3.2 Gb/s 空闲低速档的待机/读写功耗。每颗 16Gb die 面积 44.5mm²、密度 0.360 Gb/mm²——低于 1b 上 LPDDR5X 的 0.447、仅略高于 1a 的 0.341，故判断该原型是用 1b 工艺制造（双子通道面积惩罚只解释了一部分）。
三星 SF2 LPDDR6 PHY
三星还展示了逻辑 die 一侧与 LPDDR6 对接的 PHY，制造于新的 SF2 工艺，支持 14.4 Gb/s。PHY 占 2.32mm shoreline、0.695mm² 面积，带宽密度分别为 16.6 Gb/s/mm 与 55.3 Gb/s/mm²。它同样支持 efficiency 模式，可降读功耗 39%、写功耗 29%；再对空闲次子通道做高速时钟门控后，读写功耗下降近 50%、空闲功耗降 41%。
SK 海力士 1c LPDDR6（首批 1c 产品）
SK 海力士发布了首批 1c DRAM 产品（LPDDR6 与 GDDR7）。其 LPDDR6 可达 14.4 Gb/s，比最快的 LPDDR5X 快 35% 且更省电。海力士未公布面积/密度，据其 GDDR7 相对密度推算约 0.59 Gb/mm²。在 shmoo 图上，1.025V 下可达 14.4 Gb/s（与三星持平），但 0.95V 仅 10.9 Gb/s，逊于三星 0.97V 的 12.8 Gb/s——暗示海力士在低引脚速度下能效较弱，须靠更高电压维持可靠性。它同样有 normal/efficiency 双模，efficiency 模式单子通道 12.8 Gb/s，待机/工作电流分别低 12.7% / 18.9%。
SK 海力士 1c GDDR7：48 Gb/s
比起 LPDDR6 的代际跃迁，海力士 1c GDDR7 的提升更大：48 Gb/s @ 1.2V/1.2V；即便仅 1.05V/0.9V 也能跑 30.3 Gb/s，高于 RTX 5080 用的 30 Gb/s 内存。位密度 0.412 Gb/mm²，对比三星 1b 的 0.309、1z 的 0.192。
但 GDDR7 位密度仍低于 LPDDR5X，约为后者的 70%：PAM3 + QDR（每时钟 4 符号）所需的复杂外围逻辑占去更多面积，存储阵列占比因此下降——高数据率以功耗和面积为代价。GDDR7 主要用于追求高带宽、相对 HBM 低成本/低容量的游戏 GPU。
三星 4F² COP DRAM：cell-on-peripheral
三星披露了自家 4F² Cell-on-Peripheral（COP）DRAM（与 SK 海力士 VLSI 2025 的 PUC 是同一架构、不同命名）。架构用垂直沟道晶体管（VCT），电容叠在漏极之上；cell 晶圆混合键合在 peripheral 晶圆上——cell 用 DRAM 工艺、外围用更先进逻辑工艺。
DRAM 的晶圆间互连数比 NAND 高一个数量级、间距更紧。三星用两招减少互连：把 sub-wordline driver 从每 cell block 128 个重组为 16 组×8（信号 −75%）；把列选拆成奇/偶两路（MUX 翻倍但 CSL 减半至每数据脚 32）。借混合键合把 BLSA、SWD 等核心电路放到 cell 阵列下方，并采用"三明治"结构，核心电路面积占比从 17.0% 降到仅 2.7%，直接转化为 die 缩小。挑战是 floating-body 漏电，增加泄漏、缩短保持时间，是 4F² 推广的关键难题。
SanDisk/Kioxia BiCS10 NAND：密度登顶
BiCS10 拥有 332 层、3 个 deck，QLC 配置位密度 37.6 Gb/mm²，是已报道 NAND 最高密度，把上代冠军 SK 海力士 321L V9（28.8 Gb/mm²）拉下马（高约 30%）；TLC 下二者为 29 vs 21 Gb/mm²。它用 6-plane（IO 带宽 +50%）的 1×6 配置（海力士选 2×3）——1×6 地线焊盘更少、面积省 2.1%，但供电分布受限；通过 CBA 架构定制 CMOS 晶圆、并行加一层顶金属强化电网解决。多 die 架构中，未选 die 的空闲电流逼近被选 die 的活跃电流，SanDisk 用门控完全关断未选 die 的数据通路，空闲电流降两个数量级。
联发科 xBIT 逻辑型 SRAM：缩放已死的解法
SRAM 缩放已死：N5→N2 逻辑面积缩 40%，但 8T 高电流位元仅缩 18%、6T-HC 仅缩 2%。联发科的新位元是 10 晶体管 xBIT（4 NMOS + 6 PMOS，或反之），两种变体可拼成矩形块（20 晶体管存 2 bit），解决了 6T/8T 中 NMOS/PMOS 数量不等导致的版图低效。
对比 PDK 标准 8T，xBIT 密度高 22%–63%（低字线宽时增益最大），平均读写功耗降 30%+、0.5V 漏电降 29%。0.9V 下性能与 8T 相当；0.5V 虽慢 16%，但不会成为处理器瓶颈，且电压范围足够做 电压-频率缩放（shmoo 从 0.35V/100MHz 到 0.95V/4GHz）。
台积电 N16 MRAM：定位 eNVM
台积电在 N16 上更新 STT-MRAM，定位为嵌入式非易失内存（eNVM），面向汽车、工业、边缘——不需最先进工艺，而要可靠性。亮点：双端口读写可同时进行（汽车 OTA 升级时不必停读）；交错读 + 独立时钟把吞吐拉到 51.2 Gb/s @ 200MHz；84Mb macro 在 −40~150°C 全温区达 7.5ns 读取 @ 0.8V；模块化（16/8/2Mb 组合成 8–128Mb macro）。
可靠性是 eMRAM 的命门：100 万次耐久后硬错误率 < 0.01ppm，150°C 读扰动 < 10⁻²² ppm，过回流、支持 20 年保持，满足严苛车规。相比同 N16 旧版，位元缩 25%（0.033→0.0249µm²），macro 密度升至 16.0 Mb/mm²。台积电已规划下一代 "Flash-Plus"：位元再小 25%、耐久高 100×。
| 器件 | 厂商 | 类型 | 峰值速率 | 电压 | 密度 Gb/mm² | 工艺 / base die |
|---|---|---|---|---|---|---|
| HBM4 | 三星 | HBM | 13 Gb/s | 0.75V VDDQ | — | 1c + SF4 逻辑 |
| LPDDR6 | 三星 | LPDDR | 14.4 Gb/s | 1.025V | 0.360 | 疑似 1b |
| LPDDR6 | SK 海力士 | LPDDR | 14.4 Gb/s | 1.025V | ~0.59 | 首批 1c |
| GDDR7 | SK 海力士 | GDDR | 48 Gb/s | 1.2V | 0.412 | 1c |
| 4F² COP DRAM | 三星 | DRAM | — | — | — | 10nm DRAM + 逻辑外围 |
| BiCS10 NAND | SanDisk/Kioxia | NAND | — | — | 37.6 (QLC) | 332L 3-deck · CBA |
| N16 MRAM | 台积电 | eNVM | 51.2 Gb/s | 0.8V | 16.0 Mb/mm² | N16 |
多家光学大厂的论文聚焦下一代 AI 加速器之间（数据中心内/间）承载数据的光互连。一个核心分野逐渐清晰：scale-up 用 DWDM、scale-out 用 DR 光学。
NVIDIA DWDM：8 波长 + 第 9 波时钟前传
光信令格式的选择影响 scale-up CPO 的上市节奏。NVIDIA 正量产支持每 lane 200G PAM4 的 COUPE 光引擎（近期用于 scale-out 交换）。但在 ISSCC，NVIDIA 提出用 32 Gb/s/λ × 8 波长 DWDM 复用，并用第 9 个波长做半速率（16 Gb/s）时钟前传——借此移除 CDR 等电路，简化 SerDes、改善能效与 shoreline 效率。
OFC 2026 前成立的 OCI MSA 聚焦 200 Gb/s 双向链路（收发各 4 λ × 50G NRZ，同纤双向）。有趣的是 OCI MSA 没留波长做时钟前传，优先把全部波长用于数据传输。NVIDIA 此前 scale-up CPO 研究多围绕 DWDM，而当下光引擎面向 200G PAM4 DR 光学（更适合 scale-out）——OCI MSA 以 DWDM 做 scale-up 化解了这一表面矛盾。
Marvell Coherent-Lite：直检与相干之间
传统收发器（直接检测）reach < 10km；相干收发器能更远但复杂、耗电、贵。Marvell 的 Coherent-Lite 取中间地带（功耗/成本/距离），正适合链路最多数十公里的大型数据中心园区。关键在波段：相干用 C-band（低衰减但长距高色散、需重 DSP），而 Coherent-Lite 改用 O-band（园区短距近零色散），把 DSP 处理降到最低，省功耗、降延迟。
它是 DSP-based 可插拔模块，含两条 400G 通道，每条跑双偏振 QAM（X/Y 两路并行调制，8 bit/通道、32 星座点、62.5 GBd → ~400G）。功耗仅 3.72 pJ/b（不含硅光），约为全相干一半；测量基于 40km 光纤、延迟 <300ns。
直接检测
Direct Detection- reach < 10km
- 简单、低功耗、低成本
- 距离受限
Coherent-Lite
本论文 · 中间地带- O-band 近零色散
- 3.72 pJ/b（~相干一半）
- 40km · <300ns
相干
Coherent- C-band 长距
- 高色散需重 DSP
- 复杂、耗电、贵
Broadcom 6.4T 光引擎 · Tomahawk 5 CPO
Broadcom 展示 6.4T MZM 光引擎（OE），由 64 lane × ~100G PAM4 构成，在 Tomahawk 5 51.2T CPO 系统中测试：每个 CPO 封装含 8 个 6.4T OE，每个 OE 带一颗 PIC 和一颗 EIC，制于台积电 N7。NVIDIA 用 COUPE，而 Broadcom 此 OE 用 FOWLP（扇出晶圆级封装），未来会转向 COUPE，但老一代产品仍用其他供应链伙伴。
多 die 设计成为常态，die-to-die（D2D）互连成为关键瓶颈。各大代工厂与设计公司在有机基板与先进封装两条路上，各自冲刺带宽密度与能效。
Intel UCIe-S：有机基板上 48 Gb/s/lane
Intel 展示了兼容 UCIe-S 的 D2D 接口：UCIe-S 下 48 Gb/s/lane、自定义协议下 56 Gb/s/lane，16 lane，标准有机基板可走 30mm，且用 Intel 22nm 工艺制造。VLSI 2025 上 Cadence 在 N3E 演示过自家 UCIe-S 互连——尽管节点吃亏，Intel 在数据率、信道长度、shoreline 带宽上都胜出，仅能效落后。
该互连很可能是 Diamond Rapids Xeon CPU 所用方案的原型：Diamond Rapids 由 2 个 IMH die + 4 个 CBB die 构成，CBB 到两个 IMH 走线很长，这条链路有望在标准基板上连接各 die，省掉 EMIB（用 Intel 3 工艺设计时能效会比 22nm 测试芯片好得多）。
台积电 Active LSI：bridge die 里放有源电路
台积电先进封装部门展示 Active Local Silicon Interconnect（aLSI）：相比 CoWoS-L 或 EMIB，它改善信号完整性、降低顶部 die 的 PHY/SerDes 复杂度。"active" 的关键在于——用有源晶体管构成的 边沿触发收发器（ETT）替换 bridge die 里的无源长距金属信道，在更长 reach 上维持信号完整性，并降低顶 die TX/RX 的驱动需求。ETT 仅增加 0.07 pJ/b，把信号调理移到 bridge die，使顶 die 可用更小预驱与时钟缓冲、receive 端免去放大。
用 32 Gb/s 类 UCIe 收发器；因 aLSI 改善信号完整性，收发器面积可缩、bump pitch 从 45µm 降到 38.8µm，配合切换到曼哈顿栅格，PHY 深度从 1043µm 降到 850µm（注：因用曼哈顿栅格而非 UCIe 强制的六边形 bump map，故仅"类 UCIe"）。aLSI 还可嵌入 eDTC 改善对 PHY/D2D 控制器的供电。仅 388µm shoreline 即承载 64 TX + 64 RX 数据 lane，总面积 0.330mm²，只需顶 2 层金属布信号。KGD/KGP 阶段 shmoo 均显示 32 Gb/s @ 0.75V、38.4 Gb/s @ 0.95V，总功耗仅 0.36 pJ/b @ 0.75V。
封装露出 2 个 SoC die + 2 个 IO die，test vehicle 似乎匹配 AMD MI450：2 个 base die 相连、12 个 HBM4 堆叠、2 个带 aLSI 的 IO die。每个 HBM4 不单独配 aLSI，而是两个 HBM4 共享一个 aLSI。随着设计者为下一代 AI 加速器榨取每一寸 die 面积，转向 aLSI 已不可避免。
微软 D2D 互连（Cobalt 200）
微软的 D2D 互连 test vehicle 含两 die、两对 D2D 节点，并完整 mock 了供电网络与布线以模拟时钟门控与串扰。互连占 532µm shoreline、深 1350µm，制于台积电 N3P，测两档：20 Gb/s @ 0.65V、24 Gb/s @ 0.75V。微软同时报告系统功耗与仅模拟功耗（多数 D2D 只报后者）：24 Gb/s 时系统 0.33 pJ/b、模拟 0.226 pJ/b；20 Gb/s 时系统 0.25、模拟 0.17 pJ/b；空闲 0.05 pJ/b。这正是微软 Cobalt 200 CPU 两个计算 chiplet 间自定义高带宽互连的细节。
| 方案 | 厂商 | 速率/lane | 能效 pJ/b | 节点 | shoreline | 载体 |
|---|---|---|---|---|---|---|
| UCIe-S | Intel | 48 Gb/s | — | 22nm | — | 有机基板 30mm |
| Active LSI | 台积电 | 32 Gb/s | 0.36 | — | 388µm/128 lane | 有源 bridge die |
| D2D | 微软 | 24 Gb/s | 0.33（系统） | N3P | 532µm | 先进封装 |
从小型移动 CPU 到大型 AI 加速器，ISSCC 带来联发科、Intel、AMD、Rebellions、微软的首次架构拆解，许多还附 die shot。
联发科天玑 9500：54nm CGP 换能效
台积电 N3E/N3P 提供两种 接触栅极间距（CGP）：48nm 与 54nm。多数芯片用更窄的 48nm 求更小 cell 与更大缩减，但它在漏电、布线、制造上有难处。联发科在 天玑 9500 的 C1 Ultra 高性能核改用更宽的 54nm CGP 换能效，达成同漏电下 +4.6% 性能或同性能下 −3% 功耗。论文余下聚焦动态性能优化（利用未用的老化预算、抑制热过冲），整体把 boost 频率从 4.21GHz 提到 4.4GHz。
Intel M3DProc：首颗混合键合处理器
Intel 披露首颗混合键合芯片 M3DProc：Intel 3 底 die + 18A 顶 die，各含 56 个 mesh tile（分别是核与 DNN 加速器 tile），用 Foveros Direct 在 9µm pitch 混合键合。mesh tile 排成 14×4×2 的 3D mesh，SRAM 跨两 die 共享。3D mesh 降延迟、吞吐提升近 40%，HBI（混合键合互连）对能效影响可忽略。每 tile 552 pad（近半给数据、近四分之一给电源）。
封装上类似 Clearwater Forest（CWF）。M3DProc 达 875 GB/s 3D 带宽，而 CWF 每计算 die 仅 210 GB/s——M3DProc 的 875GB/s 聚合自 56 条垂直 tile 连接（每条 15.6GB/s，面积小得多），3D NoC 带宽密度高得多。
📦 Intel M3DProc
📦 Clearwater Forest
AMD MI355X：N3P + 自研标准单元
AMD 讲解了 MI355X 相对 MI300X 的 XCD 与 IOD 改进。每 CU 矩阵吞吐翻倍而总面积与 CU 数大致不变：先是 N5→N3P（贡献主要晶体管密度），N3P 多出的两层金属改善布线、提高单元利用率，AMD 还自研标准单元（如 N5 时一样）与更密布局算法（类比 Zen 4c 比 Zen 4 小得多）。对多数据格式（FP16/FP8/MXFP4 等）取共享硬件与专用电路之间的折中。在工艺改进前就靠设计把同功耗频率提升 5%，并部署了多种功耗/性能特性各异的触发器变体。
IOD 由 4 个减到 2 个：省下 D2D 互连面积，更大的单片 die 改善延迟、减少 SerDes 与转换；HBM 效率也因加宽互连而提升。通过定制布线工程，互连功耗降约 20%，省下的功耗可回拨给计算 die 提性能。
Rebellions Rebel100：选三星 SF4X + I-CubeS
韩国初创 Rebellions 首次公开其 AI 加速器 Rebel100 架构。不同于多数加速器在台积电制造，它选三星代工 SF4X 节点 + 三星 I-CubeS 封装（NVIDIA/AMD/Broadcom 占满台积电产能，这给它更多弹性）。Rebel100 用 4 个计算 die + 4 个 HBM3E，每 die 有 3 个 UCIe-A（只用 2 个，16 Gb/s）。设计包级可重构，可加 IO/内存 chiplet 以接入以太网做 scale-up（用上剩下那个 UCIe-A）；并在每个 HBM3E 旁集成硅电容改善供电质量。IO chiplet 计划 2026 年一季度流片。
微软 Maia 200：最后的 reticle 级单片设计
微软 Maia 200 是最后的 reticle 级单片设计——其他 HBM 加速器都已转向 2/4/8 计算 die 的多芯片。它面向当下模型尤其推理，每寸 die 都为单一目的极致优化（不像 NVIDIA/AMD GPU 带媒体/向量等遗留硬件）。在台积电 N3P 上塞进 >10 PFLOPs FP4、6 个 HBM3E、272MB SRAM（80MB L1 + 192MB L2）、28 × 400 Gb/s 全双工 D2D。封装层面很标准、仿照 H100：CoWoS-S interposer + 1 主 die + 6 HBM3E。长边各布 3 个 HBM3E PHY，短边各布 14 条 400Gb/s D2D。28 条链路中 21 条为固定链路（向另 3 颗芯片各 7 条），7 条为交换链路（连机柜内 4 个交换机之一）。
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